FPGAでΔΣ型ADCの実験(その1：シミュレーション)

以前（もうだいぶ前になりますが）FPGAにΔΣ型DACを実装できましたので、今度はADCを同様の原理で実装してみます。

シンプルな1次ΔΣ変調器で実験してみます。
モデルとしては下記の図のとおりとなります。

 

 

∫で示したものが積分器、Qで示したのが量子化器、Z^-1で示したのが遅延素子です。

実装に関してはAltera(Intel)の下記のサイトを参考にさせていただきました。
コンフィギュレーション可能なシステムにおけるアナログ I/O のプロビジョニング



上記モデルの積分器および加算器はアナログ回路で実現し、
量子化器は1ビット量子化器として単なるデジタルIOを使用します。
また、遅延素子としてはDFFを使用し、減算はDFFの出力を論理反転したものとしました。

実験回路は下記のとおりです。

まずは手始めにLtspiceで本当にΔΣ変調器が実現できるのかを検証します。
clock周波数50MHz、入力を20kHzの正弦波としてシミュレーションしたとすころ、ΔΣ変調した信号が出力できることがわかりました。また、この生成されたΔΣ変調信号をLPFに通したところ、入力の正弦波信号成分を取り出すことができました。

この回路をもとにMAX10ボードで実装して信号が出力されるかを次回見てみたいと思います。